3D-sirupinoaminen lisää tekoälyn liitäntätiheyttä

CEA-Leti on esitellyt siru–wafer-hybridiliitosprosessin (D2W), jonka liitäntäväli on jopa 1 μm. Teknologia on suunnattu tekoälykiihdyttimien, suurteholaskentajärjestelmien (HPC) ja edistyneiden kuvantamislaitteiden suorituskykyrajoitusten ratkaisemiseen. Tulokset esiteltiin Electronic Components and Technology Conference (ECTC) 2026 -konferenssissa Orlandossa, Floridassa, ja ne osoittavat edistystä kohti tiiviimpää pystysuuntaista integraatiota puolijohdepaketoinnissa.

Siru–wafer-hybridiliitos kehittyneeseen puolijohdeintegraatioon
Kun transistorien skaalaus lähestyy fyysisiä ja taloudellisia rajojaan, puolijohdevalmistajat hyödyntävät yhä enemmän kehittyneitä paketointimenetelmiä ja kolmiulotteista integraatiota laskentatehon parantamiseksi. Sen sijaan, että kehitys perustuisi yksinomaan pienempiin transistoreihin, 3D-integraatio mahdollistaa useiden laitekerrosten pystysuuntaisen pinoamisen, mikä lyhentää komponenttien välistä tiedonsiirtomatkaa.

CEA-Letin demonstraatio keskittyi siru–wafer-hybridiliitokseen, jossa yksittäiset sirut liitetään suoraan waferiin suuritiheyksisten kupari-kupari-liitäntöjen avulla. Liitäntävälin pienentäminen 1 μm:iin kasvattaa merkittävästi tietylle alueelle sijoitettavien liitäntöjen määrää.

Tekoälykiihdyttimissä ja suurteholaskentajärjestelmissä muistikaistanleveys ja tiedonsiirto ovat merkittäviä suorituskyvyn rajoitteita. Liitäntätiheyden kasvattaminen voi parantaa pinottujen komponenttien välistä viestintää ja samalla vähentää tiedonsiirtoon liittyvää energiankulutusta.

Erittäin hienojakoisten liitäntöjen sähköinen validointi
Tutkimusryhmä raportoi onnistuneesta sähköisestä testauksesta rakenteille, jotka sisälsivät jopa 100 000 liitäntäyhteyttä. CEA-Letin mukaan tulokset vahvistivat hybridiliitosteknologian soveltuvuuden suuritiheyksisiin liitäntäsovelluksiin.

Ketjutettujen testirakenteiden sähköinen karakterisointi osoitti odotetun toiminnallisuuden ja valmistussaannon liitäntäväleillä 5 μm:stä 2 μm:iin. Myös 1 μm:n rakenteet toimivat onnistuneesti, vaikka saantoa rajoitti nykyisten liitoslaitteiden kohdistustarkkuus.

Työ edustaa merkittävää askelta kohti suurempaa pystysuuntaista liitäntätiheyttä puolijohdejärjestelmissä, joissa perinteiset pakkaustason liitäntätekniikat voivat muodostua suorituskyvyn rajoitteiksi.

Kohdistustarkkuuden ja waferin rekonstruoinnin haasteet
1 μm:n liitäntävälin saavuttaminen edellytti kahden keskeisen valmistushaasteen ratkaisemista: kohdistustarkkuutta ja pinnan tasoitusta.

Suurin tekninen haaste liittyi sirujen riittävän tarkkaan sijoittamiseen liitosprosessin aikana. Alle mikrometrin mittakaavassa pienetkin kohdistusvirheet voivat vaikuttaa sähköiseen toimintaan ja valmistussaantoon.

Prosessi edellytti myös waferin rekonstruointia sirujen välisten rakojen täyttötekniikan (IDGF) avulla. Tässä vaiheessa vierekkäisten sirujen väliset raot täytetään ennen lisäpystysuuntaisten liitosrakenteiden muodostamista. Seuraavien prosessivaiheiden mahdollistamiseksi tutkijat optimoivat kemiallis-mekaanisen kiillotuksen (CMP), jotta saavutettaisiin luotettavan hybridiliitoksen ja pystysuuntaisen yhdistämisen vaatima pinnan tasaisuus.

Näiden prosessiparannusten tavoitteena on tukea tulevia monisiruisia arkkitehtuureja, joissa pinoamistiheys kasvaa entisestään.




Integrointi TSV- ja Through-Oxide Via -teknologioihin
Esitelty D2W-teknologia on osa laajempaa puolijohdeintegraation kehityssuunnitelmaa, johon kuuluvat suuritiheyksiset läpikulkevat piiviat (HD TSV) sekä oksidikerroksen läpi kulkevat viat (TOV).

TSV-rakenteet tarjoavat pystysuuntaiset sähköiset yhteydet piialustojen läpi, kun taas TOV-rakenteet mahdollistavat sähköisen reitityksen oksidikerrosten läpi. Yhdessä IDGF-tekniikan kanssa nämä ratkaisut tukevat waferin rekonstruointia ja mahdollistavat useita eri toimintoja suorittavien sirujen integroinnin samaan pinottuun pakettiin.

Tällaiset arkkitehtuurit ovat yhä tärkeämpiä kehittyneissä tekoälyjärjestelmissä, kuvakennoissa ja heterogeenisissa laskenta-alustoissa, joissa prosessorien, muistien ja erikoiskiihdyttimien on vaihdettava suuria tietomääriä erittäin pienellä viiveellä.

Mahdollisuus yhdistää D2W- ja wafer–wafer-integraatiomenetelmiä (W2W) voi myös tarjota enemmän joustavuutta suorituskyvyn, valmistussaannon ja tuotantokustannusten tasapainottamiseen.

Kehityspolku kohti alle mikrometrin liitäntöjä
CEA-Letin mukaan nykyinen demonstraatio toimii siirtymävaiheen konseptin todentamisalustana tulevaa kehitystä varten.

Tutkimuksen seuraava vaihe keskittyy D2W-liitoksen integrointiin HD TSV- ja TOV-teknologioiden kanssa sekä etenemiseen kohti 0,5 μm:n tavoiteliitäntäväliä. Tutkijoiden mukaan tulevat liitoslaitteet, joiden kohdistustarkkuus on noin 0,5 μm (3σ), parantavat valmistussaantoa näissä mittakaavoissa.

Liitäntävälin edelleen pienentäminen voisi mahdollistaa huomattavasti suuremman liitäntätiheyden ja vastata seuraavan sukupolven tekoälykiihdyttimien sekä edistyneiden CMOS-kuvakennojen kasvaviin kaistanleveysvaatimuksiin.

Tutkimus toteutettiin FAMES Pilot Line -ohjelman ja ANR NextGen -hankkeen puitteissa osana France 2030 -aloitetta. Sirujen välisten rakojen täyttöä, TOV-rakenteita ja suuritiheyksisiä TSV-rakenteita koskeva tutkimus sai tukea myös IRT Nanoelecilta.

Lisätietoja
Tämä osio sisältää teknisiä tietoja ja kilpailullisia vertailuja, joita ei ollut alkuperäisessä tiedotteessa.

Liitäntätiheyden kasvattamisesta on tullut yksi kehittyneen puolijohdepaketoinnin keskeisistä painopistealueista. Vertailukelpoisia teknologioita ovat TSMC:n SoIC (System on Integrated Chips), Intelin Foveros, Samsungin X-Cube sekä imecin ja muiden puolijohdetutkimusorganisaatioiden kehittämät hybridiliitosteknologiat.

Nykyiset edistyneet hybridiliitosteknologiat toimivat tyypillisesti muutaman mikrometrin liitäntäväleillä, joten 1 μm:n D2W-hybridiliitoksen demonstraatio on merkittävä virstanpylväs pystysuuntaisten liitäntöjen skaalaamisessa. Tekoälylaitteistojen siirtyessä yhä enemmän chiplet-pohjaisiin ja heterogeenisiin integraatioarkkitehtuureihin perinteisen monoliittisen skaalauksen sijaan, tiheämmät pystysuuntaiset liitännät mahdollistavista teknologioista ovat tulossa kriittisiksi osiksi puolijohteiden toimitusketjuista. Liitäntätiheyden kasvu voi lisätä kaistanleveyttä pinta-alaa kohden ja samalla vähentää tiedonsiirron energiankulutusta – kaksi mittaria, joiden merkitys kasvaa jatkuvasti tekoälykiihdyttimissä, suurteholaskenta-alustoissa ja edistyneissä kuvantamisjärjestelmissä.

Toimittanut Aishwarya Mambet, Induportals-toimittaja, tekoälyn avustuksella.

www.cea.com